史伟伟,硕士、博士、讲师及兼职博士后期间主要进行有关定制化逻辑单元电路设计和超低电压低功耗数字集成电路设计的研究,积累了一定的研究基础和经验。从2005年开始作为教育部科学技术研究重点项目(03130)的主要参与人(硕士导师为项目申请人),负责1024位高速RSA密码协处理器芯片设计的研究,同时进行了内部定制化高速逻辑单元的设计优化,在后续工作中,该设计进行了流片验证(SMIC 180 nm)。自2007年开始,作为主要参与者,参与了香港政府创新科技基金(ITF)中关于无源无线射频识别标签芯片研究的大型项目(项目号:GHP/020/06和ITP/017/07LP,博士导师为项目参与者),主力从事芯片内部数字部分的亚阈值数字电路设计和研究,并主导整体芯片的功能拼接与流片。现时正参与香港政府大学研究资助计划中关于射频芯片的研究项目,并参与深圳大学深圳市ASIC设计群技术培训基地的相关视频信息提取的芯片设计项目。

  近年在国际国内会议和杂志上发表了SCI、EI收录的十余篇相关论文,并多次受邀作大会报告或作口头报告。在学术活动方面,作为组委会委员参与了2011年第三届深圳先进科学与技术国际会议(SICAST)的筹办和组织管理工作。同时担任IEEE电路与系统杂志 TCAS II 评审人(2012、2015年)。2015年被评为深圳海外高层次人才(孔雀计划项目),。现正在或即将主持、参与国家、广东省及 深圳市有关超低功耗逻辑模块及处理器芯片设计项目多项。


  研究兴趣:集成电路设计;超低功耗集成电路设计;定制逻辑单元设计


  教授课程:电路分析、计算机体系结构、数字集成电路设计、VLSI导论、SOC系统设计


  研究生招生方向:集成电路设计、数字系统设计

 

  近五年主持科研项目清单:

  1.广东省普通高校青年创新人才项目,2015KQNCX140,基于先进集成电路工艺的人体 医学芯片关键超低功耗数字技术研发,2016/01-2017/12,5万,在研,主持

  2.深圳市新引进高端人才科研启动项目(海外高层次人才),基于先进集成电路工艺 物联网低功耗芯片设计的关键技术研究,2016/01-2018/12,270万,已批在研,主持

  3.广东省自然科学基金,2015A030310498,应用于无源射频器件与低功耗便携系统中 关键模块的新颖亚阈值(有比)数字电路架构研究,2015/08-2018/08,10万,在研,主持

  4.深圳市科技计划基础研究项目,JCYJ20140418091413534,可用于无源射频器件或超 低电压芯片的亚阈值数字模块研究,2014/08-2016/08,22万元,在研,主持


  部分期刊论文:

  1.Weiwei SHI、Chiu-Sing CHOY, Very-Low-Voltage and Cross-Submicron -Technology Passive Transponder's Logic Design, Chinese Journal of Electronics,VOL.22,No.4,2013

  2.Leung Ka Nang、Choy Chiu Sing、Pun Kong-Pang、 Leung Lincoln Lai Kan、GuoJianping、 Sum Ng Yuen、 Chan Chi Fat、 Weiwei Shi、 Yang Hong、 Marco Ho、 Ki-Leung Mak、Yanqing Ai, RF Module Design of Passive UHF RFID Tag Implemented in CMOS 90-nm Technology, Journal of Low Power Electronics, VOL. 6, pp141-149, 2010


  代表性会议论文:

  1.Weiwei Shi、Chiu-Sing CHOY,Subthreshold Passive RFID Tag’s Baseband Processor Core Design with Custom Modules and Cells,Proceeding of 22nd IEEE International Conference on Electronics, Circuits, and Systems (ICECS 2015), 2015.12, 45-48页, 埃及 开罗, 2015, 大会口头报告(EI收录)

  2.Weiwei Shi、Chiu-Sing CHOY,Ultra-Low-Power Subthreshold Passive Baseband Processor Design with Novel Ratioed Logic Cells,Proceeding of 18th IEEE International Symposium on Low-Power and High-Speed Chips(CoolChips XVIII), 2015.04,日本 横滨, 2015, 受邀作大会报告(EI收录)

  3.Weiwei Shi、Chiu-Sing CHOY,Key Component Designs of Subthreshold Baseband Processors in Passive RF Device,Proceeding of 10th IEEE International Conference on ASIC (ASICON 2013),364-367页,中国 深圳,2013.10,受邀作大会报告(Invited Speaker)(EI)

  4.Weiwei Shi、Chiu-Sing CHOY,A Novel Ratioed Logic Style for Faster Subthreshold Digital Circuits Based on 90 nm CMOS and Below,Proceeding of 28th International IEEE SoC (System-on-Chip) Conference (SOCC 2014),54-57页,美国 拉斯维加斯,2014.09,作大会口头报告(EI收录)

  5.Weiwei Shi、Chiu-Sing CHOY,Subthreshold Passive RF Tag’s PIE Decoder Design with Wide Tolerance and Custom Ratioed Logic Cells,Proceeding of 21st IEEE International Conference on Electronics, Circuits, and Systems (ICECS 2014), 2014.12, 512-515页, 法国 马赛, 2014, 大会口头报告(EI收录)

  6.Weiwei Shi、Chiu-Sing CHOY,Ultra-Low-Power Robust and Compatible Digital IPs for Passive RF Devices,Proceeding of 10th IEEE International SoC Design Conference(ISOCC 2013),142-143页,韩国 釜山,2013.11,受邀作大会报告(Invited Speaker)(EI收录)

  7.Weiwei Shi、Chiu-Sing CHOY, A Process-Compatible Passive RFID Tag's Digital Design for Subthreshold Operation, Proceeding of 19th IEEE International Conference on Electronics, Circuits, and Systems (ICECS 2012), 2012.12.09-12, pp528-531, 西班牙 塞维利亚, 2012, 大会口头报告(EI)

  8.Weiwei Shi、Chiu-Sing Choy、JianpingGuo、 Chi Fat Chan、 Ka Nang Leung、 Kong Pang Pun, A 90nm RFID tag's baseband processor with novel PIE decoder and uplink clock generator, Proceeding of 53rd IEEE International Midwest Symposium on Circuits and Systems, 2010.08.01-04, pp644-647, 美国 西雅图, 2010, 大会口头报告(EI收录)

  9.Weiwei Shi、Chiu-Sing Choy、Chi Fat Chan、Ka Nang Leung、Kong Pang Pun, A 0.4 V low power baseband processor for UHF passive RFID tags,Proceeding of 8th IEEE International NEWCAS Conference, 2010.06.20-23, pp65-68, 加拿大 蒙特利尔, 2010, 大会口头报告(EI收录)


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